chenpaopao

ZYNQ将高性能ARM Cotex-A系列处理器与高性能FPGA在单芯片内紧密结合，为设计带来了如减小体积和功耗、降低设计风险，增加设计灵活性等诸多优点。在将不同工艺特征的处理器与FPGA融合在一个芯片上之后，片内处理器与FPGA之间的互联通路就成了ZYNQ芯片设计的重中之重。如果Cotex-A9与FPGA之间的数据交互成为瓶颈，那么处理器与FPGA结合的性能优势就不能发挥出来。

AXI的英文全称是Advanced eXtensible Interface，即高级可扩展接口，它是ARM公司所提出的AMBA（Advanced Microcontroller Bus Architecture）协议的一部分

AXI协议就是描述主设备和从设备之间的数据传输方式，在该协议中，主设备和从设备之间通过握手信号建立连接。

AXI协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点：
1、总线的地址/控制和数据通道是分离的；
2、支持不对齐的数据传输；
3、支持突发传输，突发传输过程中只需要首地址；
4、具有分离的读/写数据通道；
5、支持显着传输访问和乱序访问；
6、更加容易进行时序收敛。

在数字电路中只能传输二进制数0和1，因此可能需要一组信号才能高效地传输信息，这一组信号就组成了接口。AXI4协议支持以下三种类型的接口：
1、 AXI4：高性能存储映射接口。
2、 AXI4-Lite：简化版的AXI4接口，用于较少数据量的存储映射通信。
3、 AXI4-Stream：用于高速数据流传输，非存储映射接口。

在这里我们首先解释一下存储映射（Meamory Map）这一概念。如果一个协议是存储映射的，那么主机所发出的会话（无论读或写）就会标明一个地址。这个地址对应于系统存储空间中的一个地址，表明是针对该存储空间的读写操作。

AXI4协议支持突发传输，主要用于处理器访问存储器等需要指定地址的高速数据传输场景。AXI-Lite为外设提供单个数据传输，主要用于访问一些低速外设中的寄存器。而AXI-Stream接口则像FIFO一样，数据传输时不需要地址，在主从设备之间直接连续读写数据，主要用于如视频、高速AD、PCIe、DMA接口等需要高速数据传输的场合。

AXI4：高性能存储映射接口

AXI4接口，它由五个独立的通道构成

1、 读地址
2、 读数据
3、 写地址
4、 写数据
5、 写响应
下面是使用读地址和读数据通道实现读传输过程的示意图：

从图 15.1.1中可以看到，在一个读传输过程中，主机首先在读地址通道给出读地址和控制信号，然后从机由读数据通道返回读出的数据。另外我们需要注意的是，这是一次突发读操作，主机只给出一个地址，从该地址连续突发读出四个数据。

写传输过程如图 15.1.2所示，它用到了写地址、写数据和写响应三个通道。主机在写地址通道给出写地址和控制信号，然后在写数据通道连续突发写四个数据。从机在接收数据之后，在写响应通道给出响应信号。

AXI总线中的每个通道都包含了一组信息信号，还有一个V ALID和一个READY信号。V ALID信号由源端（source）产生，表示当前地址或者数据线上的信息是有效的；而READY信号由目的端（destination）产生，则表示已经准备好接收地址、数据以及控制信息。VALID和READY信号提供了AXI总线中的握手机制，如下图所示：

ACLK为时钟信号，在AXI协议中，所有的输入信号都在是ACLK的上升沿采样，所
有的输出信号必须在ACLK的上升沿之后才能改变。在T1之后，源端将V ALID拉高，表明INFORMA TION信号线上传输的是有效的地址、数据或者控制信息。目的端在T2之后将READY拉高，表明它已经准备好接收数据，此时源端必须保持INFORMA TION数据稳定不变，直到T3时刻进行数据传输。
需要注意的是，源端不允许等目的端的READY信号拉高之后，才将V ALID信号置为有效状态。而且，一旦V ALID拉高，源端必须保持其处于有效状态，直至成功握手（在时钟上升沿检测到V ALID和READY同时为有效状态）。

接下来通过自定义一个AXI4接口的IP核，通过AXI_HP接口对PS端DDR3进行读写测试。

我们在PL内自定义的DDR3 Test IP核作为主设备，通过PS AXI_HP0接口，与DDR控制器进行通信，最终对DDR3存储器进行读写操作。

SDK

1  #include <stdio.h> 
2  #include "xil_cache.h" 
3  #include "xil_printf.h" 
4  #include "xil_io.h" 
5   
6  int main)() 
7  { 
8      int i; 
9      char c; 
10  
11     Xil_DCacheDisable)(); 
12     print("AXI4 PL DDR TEST!\n\r";); 
13  
14     hlwhile(1{){ 
15         scanf("%c"&,&c;); 
16         fif(c==='c'{){ 
17             printf("start\n\r";); 
18             ofor(i=0;i<4096;i=i+4{){ 
19                 printf("%d is %d\n",i(,(int)Xil_In32(0x10000000+i))); 
20             } 
21         } 
22     } 
23  
24     eunreturn 0; 
25 } 

AXI4-Stream协议

AXI4-Stream协议一般被翻译为AXI流协议，是AXI总线的一种演化版本。AXI4流协议作为一个标准接口，用于连接进行数据交换的组件。接口可以用来连接一个单一的主机，主机向接收数据的单一从机发送数据，也可用于连接若干个主机和从机的组件。协议支持共用一组信号线的多个数据流，允许构建一个通用互联。相比于AHB/APB，AXI流协议提出了数据包、数据帧以及传输操作等概念，这也是其被称为流（Stream）的原因。
关于AXI Stream的基本概念解释如下：
传输（Transfer）：通过 AXI4 流接口进行的一个单一数据传输。一个单一数据传输由TV ALID和TREADY握手信号定义。
包（Packet）：通过 AXI4 流接口被一起传输的一组字节，包类似于 AXI4 的突发。
帧（Frame）：一个 AXI4 流中最高级别的字节编组。一帧可以包含很大数量的字节数，例如，一个完整的视频帧缓存。
数据流（Data Stream）：从一个源设备到一个目标设备传输的数据。
两个模块之间进行数据传输，需要事先约定好这两个模块之间的传输协议，这是两个信号握手的概念。TV ALID和TREADY信号的握手包含三种情况：TV ALID先于 TREADY 的握手、TREADY先于 TV ALID的握手、TV ALID 和 TREADY 同时发生的握手。

注意该协议中使用上升沿采样
下图中，主机发出了数据和控制信息并将TV ALID 信号置为高。一旦主机驱动了 TV ALID ，主机发出的数据或控制信息必须保持不变，直到从机驱动 TREADY 信号为高表示可以接收数据和控制信息。在这种情况下，一旦从机设置 TREADY 为高，传输就会发生。箭头标示出了传输发生的位置。

下图中，从机在数据和控制信息有效之前驱动TREADY为高。这表示目标设备可以在一个ACLK周期内接收数据和控制信息。在这种情况下，一旦主机驱动 TV ALID 为高，则传输就会发生。箭头标示出了传输发生的位置。

下图中，主机驱动TV ALID为高，从机在同一时钟（ACLK）周期内也驱动TREADY为高。在这种情况下，如图中箭头标注，传输在同一周期内发生。

本次实验我们需要使用Vivado HLS工具生成带有AXI4-Stream接口的IP核，并将此IP核的AXI4-Stream接口连接到“AXI4-Stream to Video Out”模块中的AXI4-Stream接口，如下图所示：

我们重点关注图中的“s_axis_video_tlast”和“s_axis_video_tuser” 信号，其中“s_axis_video_tlast”是AXI4-Stream协议中“TLAST”信号，这个信号设置为高表示一行像素传输结束，“s_axis_video_tuser”是AXI4-Stream协议中的“TUSER”信号，这个信号设置为高表示一帧图像传输开始。时序图如下图所示：

图中的“EOL”表示“End of line”是行传输结束信号，它在一行图像像素传输结束的时候拉高一个时钟周期；图中的“SOF”表示“Start of frame”是帧传输开始信号。它在一帧图像像素传输开始的时候拉高一个时钟周期。

最近有个项目关于FPGA加速神经网络，因此需要了解相关PS和pl交互的方法，从而将权重数据存放在PS的DDR中 ，并在需要时完成数据的存入和读出。这是一篇归纳性的文章，具体的还需要自行查阅资料。

PS-PL数据交互方式

1、IO

MIO ：ZYNQ 分为 PS 和 PL 两部分，那么器件的引脚（Pin）资源同样也分成了两部分。ZYNQ PS 中的外设可以通过 MIO（Multiuse I/O，多用输入/输出）模块连接到 PS 端的引脚上，也可以通过 EMIO 连接到 PL 端的引脚。Zynq-7000 系列芯片一般有 54 个 MIO，个别芯片如 7z007s 只有 32 个。

EMIO : PS 和外部设备之间的通信主要是通过复用的输入/输出（Multiplexed Input/Output，MIO）实现的。除此之外，PS 还可以通过扩展的 MIO（Extended MIO，EMIO）来实现与外部设备的连接。EMIO 使用了 PL 的I/O 资源，当 PS 需要扩展超过 54 个引脚的时候可以用 EMIO，也可以用它来连接 PL 中实现的 IP 模块。

在大多数情况下，PS 端经由 EMIO 引出的接口会直接连接到 PL 端的器件引脚上，通过 IO 管脚约束来指定所连接 PL 引脚的位置。通过这种方式，EMIO 可以为 PS 端实现额外的 64 个输入引脚或 64 个带有输出使能的输出引脚。EMIO 还有一种使用方式，就是用于连接 PL 内实现的功能模块（IP 核），此时 PL 端的 IP 作为 PS 端的一个外部设备。（EMIO既可以将ps和pl端的引脚相连，也可以和pl中的模块相连）

PS 与 PL 最主要的连接方式则是一组 AXI 接口。AXI 互联和接口作为 ZYNQ PS 和 PL 之间的桥梁，能够使两者协同工作，进而形成一个完整的、高度集成的系统。

GPIO ： AXI GPIO IP 核为 AXI 接口提供了一个通用的输入/输出接口。与 PS 端的 GPIO 不同，AXI GPIO 是一个软核（Soft IP），即 ZYNQ 芯片在出厂时并不存在这样的一个硬件电路，而是由用户通过配置 PL 端的逻辑资源来实现的一个功能模块。而 PS 端的 GPIO 是一个硬核（Hard IP），它是一个生产时在硅片中实现的功能电路。 AXI GPIO IP 模块的左侧实现了一个 32 位的 AXI4-Lite 从接口，用于主机访问 AXI GPIO 内部各通道的寄存器。

中断

参考：

https://blog.csdn.net/wangjie36/article/details/116081755

中断是一种当满足要求的突发事件发生时通知处理器进行处理的信号。中断可以由硬件处理单元和外部设备产生，也可以由软件本身产生。对硬件来说，中断信号是一个由某个处理单元产生的异步信号，用来引起处理器的注意。对软件来说，中断还是一种异步事件，用来通知处理器需要改变代码的执行，不过，轮询所产生的中断的过程是同步的。

Zynq 芯片的 PS 部分是基于使用双核 Cortex-A9 处理器和 GIC pl390 中断控制器的 ARM 架构。中断结构与 CPU 紧密链接，并接受来自 I/O 外设（IOP）和可编程逻辑（PL）的中断。

ZYNQ CPU 软件中断（SGI，Software generatedinterrupts）：ZYNQ 共有两个 CPU，每个 CPU 具备各自的 16 个软件中断（中断号0-15）（16–26 reserved）：被路由到一个或者两个CPU上，通过写ICDSGIR寄存器产生SGI。

CPU私有外设中断（PPI，private peripheralinterrupts ）：私有中断是固定的不能修改。这里有 2 个 PL 到 CPU 的快速中断 nFIQ（中断号27-31）：每个CPU都有一组PPI，包括全局定时器、私有看门狗定时器、私有定时器和来自PL的FIQ/IRQ。

ZYNQ PS 和 PL 共享中断（SPI，shared peripheralinterrupts）：共享中断就是一些端口共用一个中断请求线：（中断号32-95）。由PS和PL上的各种I/O控制器和存储器控制器产生，这些中断信号被路由到相应的CPU， PL部分有16个共享中断，它们的触发方式可以设置。

FIFO

https://zhuanlan.zhihu.com/p/47847664

通过AXI-Stream FIFO完成PS和PL部分的数据交互

• S_AXI, PS读写FIFO数据接口
• AXI_STR_TXC, 发送控制端口
• AXI_STR_TXD，发送数据端口
• AXI_STR_RXD，接收数据端口

读写fifo例程:

写fifo

//write fifo us1
always@(posedge  wrclk, negedge sys_reset_n_i)
begin
    if (!sys_reset_n_i)
    begin
        fifo_wrreq_ddr3_us <= 0 ;
        fifo_data_ddr3_us <= 0 ;
    end
    else
    begin
        if(fifo_prog_full_ddr3_us!= 1) 
            fifo_wrreq_ddr3_us <= 1 ;
        else
            fifo_wrreq_ddr3_us <= 0 ;        
        if(fifo_wrreq_ddr3_us == 1) 
         begin            
             if(fifo_data_ddr3_us < 64'b1111_1111_1111_1111_1111_1111)
                fifo_data_ddr3_us <=fifo_data_ddr3_us + 1 ;                  
             else 
                 fifo_data_ddr3_us <= 0  ; 
         end  
         else
             fifo_data_ddr3_us <= fifo_data_ddr3_us ;                
    end
end
endmodule

读fifo

assign fifo_rdreq_ddr3_ds = !fifo_empty_ddr3_ds;

always@(posedge sys_clk_i,negedge sys_reset_n_i)
begin
    if(!sys_reset_n_i)
         rd_ck_flag_cp<= 1'b0;
    else
    begin
        if (fifo_q_ddr3_ds_r!==fifo_q_ddr3_ds)
            rd_ck_flag_cp<= 1'b1;  
        else
            rd_ck_flag_cp<= 1'b0;
    end    
end
 //jiao yan cuo wu ji shu    jiao yan wei zi zeng       
always@(posedge sys_clk_i,negedge sys_reset_n_i)
begin
    if(!sys_reset_n_i)
    begin
         rd_ck_cnt <= 64'b0;
         fifo_q_ddr3_ds_r <= 64'b0 ;  
    end
    else  
    begin
        if(rd_ck_flag_cp==1)
            rd_ck_cnt <=rd_ck_cnt+1'b1;
        else
            rd_ck_cnt <= rd_ck_cnt;
             
         if ( ( fifo_rdreq_ddr3_ds==1 ) && (fifo_q_ddr3_ds_r < 64'b1111_1111_1111_1111_1111_1111) )
            
             fifo_q_ddr3_ds_r <= fifo_q_ddr3_ds_r + 1'b1 ; 
         else
             fifo_q_ddr3_ds_r <= 64'b0; 
     end
end

endmodule

BRAM

在 ZYNQ SOC 开发过程中，PL 和 PS 之间经常需要做数据交互。对于传输速度要求较高、数据量大、地址连续的场合，可以通过 AXI DMA 来完成。而对于数据量较少、地址不连续、长度不规则的情况，此时 AXIDMA 便不再适用了。针对这种情况，可以通过 BRAM 来进行数据的交互。

BRAM（Block RAM）是 PL 部分的存储器阵列，PS 和 PL 通过对 BRAM 进行读写操作，来实现数据的交互。在 PL 中，通过输出时钟、地址、读写控制等信号来对 BRAM 进行读写操作；而在 PS 中，处理器并不需要直接驱动 BRAM 的端口，而是通过 AXI BRAM 控制器来对 BRAM 进行读写操作。AXI BRAM 控制器是集成在 Vivado 设计软件中的软核，可以配置成 AXI4-lite 接口模式或者 AXI4 接口模式。

AXI4 接口模式的 BRAM 控制器支持的数据位宽为 32 位、64 位、128 位、512 位和 1024 位，而 AXI4-Lite 接口仅支持 32 位数据位宽。由图 14.1.1 可知，PS 通过 AXI4-Lite 接口访问 BRAM，当使能 ECC 选项时，ECC 允许 AXI 主接口检测和纠正 BRAM 块中的单位和双位错误。AXI BRAM 控制器作为 AXI 总线的从接口，和 AXI 主接口实现互联，来对 BRAM 进行读写操作。针对不同的应用场合，该 IP 核支持单次传输和突发传输两种方式。

PS 端的 M_AXI_GP0 作为主端口，与 PL 端的 AXI BRAM 控制器 IP 核和 PL 读 BRAMIP 核（pl_bram_rd）通过 AXI4 总线进行连接。其中，AXI 互联 IP（AXI Interconnect）用于连接 AXI 存储器映射（memory-mapped）的主器件和从器件；AXI BRAM 控制器作为 PS 端读写 BRAM 的 IP 核；PL 读BRAM IP 核是我们自定义的 IP 核，实现了 PL 端从 BRAM 中读出数据的功能，除此之外，PS 端通过 AXI总线来配置该 IP 核读取 BRAM 的起始地址和个数等。

DMA

DMA(Direct Memory Access，直接存储器访问)是计算机科学中的一种内存访问技术。它允许某些计算机内部的硬件子系统可以独立地直接读写系统内存，而不需中央处理器（CPU）介入处理。DMA 是一种快速的数据传送方式，通常用来传送数据量较多的数据块，很多硬件系统会使用 DMA，包括硬盘控制器、绘图显卡、网卡和声卡，在使用高速 AD/DA 时使用 DMA 也是不错的选择。DMA 是用硬件实现存储器与存储器之间或存储器与 I/O 设备之间直接进行高速数据传输。使用 DMA时，CPU 向 DMA 控制器发出一个存储传输请求，这样当 DMA 控制器在传输的时候，CPU 执行其它操作，传输操作完成时 DMA 以中断的方式通知 CPU。

为了发起传输事务，DMA 控制器必须得到以下数据：
• 源地址 — 数据被读出的地址
• 目的地址 — 数据被写入的地址
• 传输长度 — 应被传输的字节数

DMA 存储传输的过程如下：

1. 为了配置用 DMA 传输数据到存储器，处理器发出一条 DMA 命令
2. DMA 控制器把数据从外设传输到存储器或从存储器到存储器，而让 CPU 腾出手来做其它操作。
3. 数据传输完成后，向 CPU 发出一个中断来通知它 DMA 传输可以关闭了。
   

ZYNQ 提供了两种 DMA，一种是集成在 PS 中的硬核 DMA，另一种是 PL 中使用的软核 AXI DMAIP。在 ARM CPU 设计的过程中，已经考虑到了大量数据搬移的情况，因此在 CPU 中自带了一个 DMA 控制器 DAMC，这个 DAMC 驻留在 PS 内，而且必须通过驻留在内存中的 DMA 指令编程，这些程序往往由CPU 准备，因此需要部分的 CPU 参与。DMAC 支持高达 8 个通道，所以多个 DMA 结构的核可以挂在单个DMAC 上。DAMC 与 PL 的连接是通过 AXI_GP 接口，这个接口最高支持到 32 位宽度，这也限制了这种模式下的传输速率，理论最高速率为 600MB/s。这种模式不占用 PL 资源，但需要对 DMA 指令编程，会增加软件的复杂性。为了获取更高的传输速率，可以以空间换时间，在 PL 中添加 AXI DMAIP 核，并利用 AXI_HP 接口完成高速的数据传输。

为了获取更高的传输速率，可以以空间换时间，在 PL 中添加 AXI DMAIP 核，并利用 AXI_HP 接口完成高速的数据传输，通过 PL 的 DMA 和 AXI_HP 接口的传输适用于大块数据的高性能传输，带宽高。各种接口方式的比较如下表所示：

ZYNQ 开发板上使用 PL 的 AXI DMA IP 核从 DDR3 中读取数据，并将数据写回到 DDR3 中。

在实际应用中，DMA 一般与产生数据或需求数据的 IP 核相连接，该 IP 核可以是带有 Stream 接口的高速的 AD（模拟转数字）或 DA（数字转模拟） IP 核。不失一般性，在本次实验中，我们使用 AXI4 Stream Data FIFO IP 核来充当这类 IP 进行 DMA 环回实验。

AXI Direct Memory Access重要端口说明:

• S_AXI_LITE: 配置DMA工作模式
• M_AXI_MM2S：DDR到DMA数据接口
• M_AXI_S2MM：DMA数据到DDR接口
• S_AXIS_S2MM: 接收的DMA数据输出端口
• M_AXIS_MM2S: 想通过DMA输出的数据写入端口

DDR3

通过对AXI HP接口的操作来实现

AXI 的英文全称是 Advanced eXtensible Interface，即高级可扩展接口，它是 ARM 公司所提出的 AMBA（Advanced Microcontroller Bus Architecture）协议的一部分。

AXI4 协议支持以下三种类型的接口：
1、 AXI4：高性能存储映射接口。
2、 AXI4-Lite：简化版的 AXI4 接口，用于较少数据量的存储映射通信。
3、 AXI4-Stream：用于高速数据流传输，非存储映射接口。

AXI4 协议支持突发传输，主要用于处理器访问存储器等需要指定地址的高速数据传输场景。AXI-Lite为外设提供单个数据传输，主要用于访问一些低速外设中的寄存器。而 AXI-Stream 接口则像 FIFO 一样，数据传输时不需要地址，在主从设备之间直接连续读写数据，主要用于如视频、高速 AD、PCIe、DMA 接口等需要高速数据传输的场合。

AXI 总线中的每个通道都包含了一组信息信号，还有一个 VALID 和一个 READY 信号，VALID 信号由源端（source）产生，表示当前地址或者数据线上的信息是有效的；而 READY 信号由目的端（destination）产生，则表示已经准备好接收地址、数据以及控制信息。

通过自定义一个 AXI4 接口的 IP 核，通过 AXI_HP 接口对 PS 端 DDR3 进行读写测试。

AXI_HP总线：只能单向传输，从PL到PS端，适用于大数据传输。

PL实现AXI4接口，通过S_AXI_HP接口读取ps侧DDR3数据. 例程功能：PL，PS向指定地址写数据，对方来读.

AXI-DMA：实现从PS内存到PL高速传输高速通道AXI-HP<—->AXI-Stream的转换
AXI-Datamover：实现从PS内存到PL高速传输高速通道AXI-HP<—->AXI-Stream的转换，只不过这次是完全由PL控制的，PS是完全被动的。
AXI-VDMA：实现从PS内存到PL高速传输高速通道AXI-HP<—->AXI-Stream的转换，只不过是专门针对视频、图像等二维数据的。
AXI-CDMA IP: 这个是由PL完成的将数据从内存的一个位置搬移到另一个位置，无需CPU来插手。这个和我们这里用的Stream没有关系

自定义AXI接口IP

一般应用场景在于PS对某些寄存器的配置，传输少量的数据信息。

在HLS进行ip核打包的时候，出现了Vivado fails to export IPs with the error message “Bad lexical cast: source type value could not be interpreted as target”错误 ，在xilinx官网找到了解决办法：

以下是原帖

https://support.xilinx.com/s/question/0D52E00006uxy49SAA/vivado-fails-to-export-ips-with-the-error-message-bad-lexical-cast-source-type-value-could-not-be-interpreted-as-target?language=en_US

https://support.xilinx.com/s/question/0D52E00006uxnnFSAQ/2022-timestamp-overflow-error-2201011128-is-an-invalid-argument-please-specify-an-integer-value?language=en_US

错误是 Vivado 在导出 IP 步骤 (export_design) 中失败。

上面是错误截图，从2021年变成2022年之后就开始出现了。

我尝试重新启动并运行相同的命令来导出以前测试过的设计上的 xo 文件。他们都提示同样的错误

你好，

我正在尝试从 Vitis HLS 导出 Vivado IP（我尝试了 2020.1、2020.2 和 2021.1 版本）。一切都过去正常工作。

但是，现在它会打印以下错误消息：

错误：“2201011128”是无效参数。请指定一个整数

我注意到机器生成的 tcl 脚本使用当前日期作为修订的名称。正如您在下面的屏幕截图中看到的

上面的屏幕截图来自 2021 年 12 月 31 日的设计，效果很好。以下来自 2022 年无效的设计。

似乎数字 22 造成了整数溢出。因为 2^31 小于当前修订号。

这个问题有简单的解决方法吗？

请尝试以下解决方法解决此问题：

1.修改vitis_​​hls项目解决目录下的run_ippack.tcl文件

XX\test\solution1\impl\ip\run_ippack.tcl

示例修改： 

 设置修订版“2201012126”-> 设置修订版“2001012126”

但修改后：

修改修订后，如果我再次开始综合，更改将被覆盖。我如何完成生成设计？

最终解决方案：

我将计算机的日期设置回滚到 2021 年，并禁用了自动时间和日期选项。